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CL是CASLatency的縮寫，一般翻譯成CAS潛伏時間,，是在北橋(Intel)/CPU(AMD最近的CPU)讀取內(nèi)存數(shù)據(jù)時的一個參數(shù),，這個參數(shù)對于內(nèi)存的性能有比較大的影響。

CAS是內(nèi)存信號中的一個信號,，讀取內(nèi)存的具體過程是這樣的：有行(RAS#)列(CAS#)兩條信號,，類似于我們的方格紙的行和列，要讀取內(nèi)存數(shù)據(jù)時,，RAS#信號拉低,，內(nèi)存地址線上的地址就是行地址，相當(dāng)于我們確定了方格紙上的行,，幾個時鐘周期后CAS#信號拉低,，內(nèi)存地址線上的地址就是列地址，相當(dāng)于確定了方格紙上的列,，這樣就能確定讀取方格紙上那個格的數(shù)據(jù),，再過幾個時鐘周期(CL),，開始讀取內(nèi)存相應(yīng)地址的數(shù)據(jù)。

這樣說來CL就是CAS#到開始讀取內(nèi)存數(shù)據(jù)的時鐘數(shù),，對于同一種時鐘速度的內(nèi)存(比如都是DDR333),，大致CL越小，速度越快,，但是對于不同時鐘速度的內(nèi)存(比如DDR333與DDR400),，沒有可比性,。

可惜不能貼圖,，不然能很直觀的看出來。

數(shù)據(jù)輸出（讀）

在選定列地址后,，就已經(jīng)確定了具體的存儲單元,，剩下的事情就是數(shù)據(jù)通過數(shù)據(jù)I/O通道（DQ）輸出到內(nèi)存總線上了。但是在CAS發(fā)出之后,，仍要經(jīng)過一定的時間才能有數(shù)據(jù)輸出,，從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出的這段時間，被定義為CL（CASLatency,，CAS潛伏期）,。由于CL只在讀取時出現(xiàn)，所以CL又被稱為讀取潛伏期（RL,，ReadLatency）。CL的單位與tRCD一樣,，為時鐘周期數(shù),，具體耗時由時鐘頻率決定。

不過,，CAS并不是在經(jīng)過CL周期之后才送達(dá)存儲單元,。實際上CAS與RAS一樣是瞬間到達(dá)的，但CAS的響應(yīng)時間要更快一些,。為什么呢,？假設(shè)芯片位寬為n個bit，列數(shù)為c,，那么一個行地址要選通n×c個存儲體,，而一個列地址只需選通n個存儲體。但存儲體中晶體管的反應(yīng)時間仍會造成數(shù)據(jù)不可能與CAS在同一上升沿觸發(fā),，肯定要延后至少一個時鐘周期,。

CL的數(shù)值不能超出芯片的設(shè)計規(guī)范，否則會導(dǎo)致內(nèi)存的不穩(wěn)定,，甚至開不了機(jī)（超頻的玩家應(yīng)該有體會）,，而且它也不能在數(shù)據(jù)讀取前臨時更改。CL周期在開機(jī)初始化過程中的MRS階段進(jìn)行設(shè)置,，在BIOS中一般都允許用戶對其調(diào)整,，然后BIOS控制北橋芯片在開機(jī)時通過A4-A6地址線對MR中CL寄存器的信息進(jìn)行更改